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產業動態 新思科技發表應用於設計初期RTL探索與評估之解決方案
頤德公關 本新聞稿發佈於2011/04/07,由發布之企業承擔內容之立場與責任,與本站無關

全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表Galaxy™實作(implementation)平台的最新技術 - DC Explorer,可協助設計業者大幅加速高品質設計資料(design data)的開發。

 
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(2011年4月7日,台北訊) 全球半導體設計製造軟體暨IP領導廠商新思科技(Synopsys)今日發表Galaxy™實作(implementation)平台的最新技術 - DC Explorer,可協助設計業者大幅加速高品質設計資料(design data)的開發。當前的設計通常需要大規模整合具有數百萬個設計元件(instance)、速度達十億級(gigascale),而且開發時程又非常緊迫,所以設計人員需要一個能讓他們快速有效執行各式設計配置(configuration)分析(甚至是在設計資料完成之前),以及建立一套最佳的實作流程及RTL探索與評估(exploration)之解決方案。藉由提供5倍速的執行時間(runtime)以及與DC Ultra™ RTL合成(synthesis)達成百分之十的時序(timing)與面積(area)關聯性,DC Explorer可處理上述所提及的挑戰,同時它還能在資料不完整的情況下執行,因此可以被用於設計流程的最初期,以便管理高品質RTL的開發和限制條件 (constraint),進而協助設計流程的收斂(convergent)。

意法半導體CAD及設計解決方案部門之數位解決方案暨先導專案組副理Giancarlo Sada表示:「提高設計開發初期的生產力可大幅加速我們的IC實作流程。我們在不同開發階段中的多個設計裡頭執行DC Explorer,獲致至少4倍速的執行時間以及與DC Ultra達成百分之十的相關性,而這將讓我們的設計人員能在設計流程初期,就能有效地進行各式實作方式的評估、調整設計資料,以及建立高度收斂及快速的設計流程(design flow)。」

在當今大型複雜IC 的RTL設計開發早期階段中,設計資料往往來自各個不同的來源。而設計人員缺乏一個快速且有效的方式,進行資料的探究改善、修正設計問題,和建立一個可以達到高度收斂實作流程的較佳RTL合成起始點。DC Explorer提供設計人員所需的RTL探究能力,協助他們在進行實作前有效識別潛在的設計改善空間及問題所在。除此之外,當手邊的RTL輸入、限制條件及程式庫(library)模型不完整時,DC Explorer可針對所欠缺及需要修正的內容產生一個整體性報告,如此可加速設計的過程。而由於和Design Compiler® RTL合成的各個不同程序腳本(script)相容,因此DC Explorer非常容易使用及部署於現有客戶的設計流程中。

新思科技資深副總裁暨實作事業群總經理Antun Domic表示:「新思科技致力於協助客戶改善其生產力並縮短其複雜之系統晶片(system-on-chip)的設計時程上。DC Explorer可有效協助IC設計人員提升生產力,讓他們能在設計流程的最初期執行RTL探究、改善設計資料的品質,並且大幅加速作業流程。」


關於Synopsys
總部位於美國加州山景市(Mountain Veiw)的新思科技【Synopsys Inc. (Nasdaq:SNPS)】,為全球領先的電子設計自動化(EDA, Electronic Design Automation)廠商。專門提供先進的半導體設計軟體、驗證平台、智慧產權(IP) 、IC製造軟體,和FPGA解決方案等產品,以協助半導體及電子產業的業者,進行複雜的積體電路(IC)設計、系統晶片(SoCs)等產品的開發與生產,讓客戶得以簡化IC設計過程,加快產品問市的速度。Synopsys在北美、歐洲、日本和亞洲等近70個地區都設有分公司及辦事處,如需更詳盡資料,請瀏覽新思科技網站: http://www.synopsys.com 。

- 新聞稿有效日期,至2011/05/08為止


聯絡人 :Fred
聯絡電話:02-27043024-117
電子郵件:Fred.Lin@veda.com.tw

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