SuVolta總裁暨執行長Bruce McWilliams博士表示：「SuVolta的技術已經由實際晶片驗証，並在半導體業界引起廣大迴響。藉由展示DDC電晶體技術細節，業界專家可進一步了解SuVolta的技術如何降低功耗，允許低電壓運作，以及實現製程微縮至20奈米以下。」

SuVolta Deeply Depleted Channel (DDC)電晶體技術
SuVolta的DDC電晶體降低臨界電壓 (VT)波動，以實現持續的CMOS微縮。該結構在門極加偏壓時形成深度耗盡通道。在典型應用中，DDC通道包含幾個部分：未摻雜或輕度摻雜區、VT設定區以及篩選區。不同應用中SuVolta的DDC電晶體會取決於晶片加工廠或特定晶片設計要求而略有不同。

未摻雜或輕度摻雜區去除通道中的雜質以形成深度耗盡通道。這將減小隨機參雜變動 (RDF) 從而實現降低VDD，並提高載流子遷移率以增加有效電流。

VT設定區設定電晶體臨界電壓而不影響載流子遷移率。該區也將改善傳統電晶體的VT分布。

篩選區篩選電荷並設定耗盡層深度。而其基體效應在需要的時候，可藉由偏壓動態調節VT。

DDC電晶體藉由降低運作電壓以實現低功耗運行。透過控制VT波動，使用SuVolta DDC技術設計的晶片將獲益良多：

運作電壓降低百分之三十而不影響效能
大幅降低洩漏電流
減少設計「保護頻帶」
提升良率

此外，DDC電晶體允許設定多重VT，這對目前市場上的低功耗產品至關重要。除了顯著降低VT波動所帶來的優勢，DDC電晶體更具備其他優點，可在高速運作中進一步降低功耗。優點包括：

 提高通道載流子遷移率從而增加驅動電流
 減小漏極導致位障降低 (DIBL)
 提高基體效應系數以實現更優質的VT控制

SuVolta公司技術長Scott Thompson博士指出：「有時候單純縮小晶片尺寸並無太大意義。光刻成本的增加導致每只電晶體成本飽和，正終結摩爾定律。我相信目前的28奈米及20奈米將會是長期的技術節點。除了微處理器，行動市場中的大多數晶片皆倚重成本控制及低功耗。SuVolta的DDC結構獨特之處在於它是唯一可與現有CMOS製程整合，並與製造設備完全相容的電晶體方案。這也使半導體公司可持有其既有的電路智慧產權。」

美國KPCB風險投資公司合夥人Bill Joy表示：「業界若想持續發展行動電子產品，則必須提升核心技術。SuVolta發明了以平面基體CMOS製程為基礎的突破性技術，用於解決半導體業界最大的挑戰，即功耗。」

更多相關資訊
SuVolta DDC結構之影片及更多詳盡資料，請瀏覽：www.suvolta.com/cmos-power/
關於SuVolta授權的更多訊息，請瀏覽：http://www.suvolta.com/sales-inquiry/
富士通半導體公司與SuVolta聯合發表的IEDM新聞稿請見：www.suvolta.com/newsroom/press-releases/iedm
Twitter：http://twitter.com/SuVoltaInc

關於 SuVolta, Inc.
SuVolta, Inc. 位於矽谷且擁有世界級工程師和科學家的團隊成員，具有歷史悠久的技術開發和創新以提升可微缩半導體業發展。公司投資者包括領導市場的創投公司 Kleiner Perkins Caufield & Byers (KPCB)、August Capital 及 NEA。詳細資訊請瀏覽：www.suvolta.com

- 新聞稿有效日期，至2012/01/08為止

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