致力於開發低功耗CMOS技術的SuVolta公司今日發布測試結果，展示其Deeply Depleted Channel™ (DDC - 深度耗盡通道)技術在效能及功耗方面之優勢。該結果來自於採用SuVolta的PowerShrink™低功耗CMOS平台設計,富士通半導體65奈米低功耗製程製造的類比及數位電路。於12月10日在舊金山開幕的國際電子元件會議(IEDM)上，SuVolta與富士通半導體已發表合作文章公布這項成果。SuVolta公司總裁暨執行長Bruce McWilliams博士表示：「 非常高興採用DDC技術的富士通半導體55奈米製程製造的産品將很快問世。透過顯著提升效能和高達百分之五十的功耗降低，SuVolta公司正爲業界提供一項靈活而低成本的元件技術選擇，從而延續CMOS技術的優勢。」
2012年國際電子元件會議（IEDM）將於12月10至12日在加州舊金山聯合廣場希爾頓酒店召開。SuVolta與富士通半導體合作的文章題爲“A Highly Integrated 65nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits.”，於12月11日(二)會期14.4進行演講。更多資訊，請瀏覽：http://www.his.com/~iedm/。
關於SuVolta公司
- 新聞稿有效日期，至2013/01/12 為止
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