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產業動態 賽靈思Vivado2013.3版以UltraFast設計方法提升生產力
世紀奧美 本新聞稿發佈於2013/10/28,由發布之企業承擔內容之立場與責任,與本站無關

美商賽靈思(Xilinx, Inc.;NASDAQ:XLNX)今日發布Vivado Design Suite 2013.3版本,提供全新的UltraFastTM設計方法、加強型隨插即用IP的配置、整合與驗證功能,以及局部重新配置 (Partial Reconfiguration) 功能。

 
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美商賽靈思(Xilinx, Inc.;NASDAQ:XLNX)今日發布Vivado Design Suite 2013.3版本,提供全新的UltraFastTM設計方法、加強型隨插即用IP的配置、整合與驗證功能,以及局部重新配置 (Partial Reconfiguration) 功能。Vivado®設計套件與賽靈思的All Programmable元件進行了協同最佳化,是可編程業界唯一一款SoC加強型設計套件,能夠解決系統級整合、建置與執行的生產力瓶頸。

自動支援最新UltraFast設計方法

為了加速設計週期並提高其可預測性,Vivado Design Suite 2013.3版本包含UltraFast設計方法內建的自動化關鍵功能,其中設計規則檢查(DRC)可在整個設計週期中為工程師引導設計作業,並有硬體描述語言及規範樣式,帶來最佳品質的設計結果。

加強型隨插即用IP配置、整合與驗證功能

賽靈思自2012年推出隨插即用IP計畫後,即運用IP-XACT、IEEE P1735加密技術和 AMBA®AXI4互聯傳輸協定等業界標準加速IP的整合。今年稍早時Vivado設計套件藉由提供業界首個內建IP整合器的隨插即用IP設計環境,大幅突破了RTL設計的最高生產力。

Vivado Design Suite 2013.3版本透過加強IP整合讓套件更簡單易用,並提供超過230個LogiCORE™和SmartCORE™ IP核心。這次版本升級可讓設計和賽靈思的IP都可做到整個系統的協同最佳化。例如設計人員現在可以在他們的整個設計中與Ethernet MAC或PCIe®等互聯IP分享時脈資源。IP的升級也可以針對IP內的收發器除錯連結埠 (Debug Port) 進行簡易的高層次存取。在Vivado邏輯分析器加入全新功能後,設計人員則可對運行中的AXI系統進行完整的讀取與寫入作業;更可以進行硬體除錯,運用先進的觸發功能偵測和擷取複雜的事件。

這個最新版本也透過版本控制系統讓IP整合變得更容易,並運用Cadence Incisive Enterprise模擬器和Synopsys VCS模擬器將驗證流程自動化。

局部重新配置

Vivado Design Suite 2013.3版本也可支援局部重新配置,之前已獲眾多客戶採用並透過ISE設計套件成功地創造了很多設計。局部重新配置技術可在有需要時藉由動態交換功能讓元件資源獲得更好的運用;它也可降低功耗,並可在系統平常運作的同時進行現場更新,毋須停擺作業。

Trendium公司韌體研發經理Stephen Frey表示:「我們在賽靈思7系列的元件上運用了Vivado中的局部重新配置功能,讓我們成功打造出系統級的晶片架構,並可同時達到PCI Express®的要求。局部重新配置可讓我們在不需中斷PCI Express連結的情況下,為網路存取代理 (Network Access Agent) 平台交換協定分析模組,因而可更有效率地運用賽靈思元件。這個方法也為現有的硬體提供升級方法,可藉由全新模組進一步加強產品的功能。」

供應時程

即日起設計人員即可至www.xilinx.com/download下載Vivado Design Suite 2013.3版本,並可上網參加Vivado設計套件的網路訓練課程,同時運用UltraFast設計方法和Vivado 設計套件的 目標參考設計馬上讓設計生產力即時躍升。


關於賽靈思

賽靈思公司(Xilinx, Inc.;NASDAQ:XLNX)是全球All Programmable FPGA、SoC與3D ICs的領導廠商。這些業界領先的元件與其新一代設計環境和IP相結合,將能滿足客戶對於可編程邏輯系統整合的多元需求。欲瞭解更多賽靈思公司資訊,請瀏覽www.xilinx.com網站。

- 新聞稿有效日期,至2013/11/28為止


聯絡人 :陳彥羽
聯絡電話:0930673207
電子郵件:niesonly@gmail.com

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