開課日期 2006/7/15
結束日期 2006/9/16
上課時間 7/15~9/16 每週六 上午 9:00~16:00；共計60小時
上課地點 台大慶齡工業中心
課程主旨：
Verilog是近年來廣受採用的硬體描述語言之一。硬體描述語言使得數位電路設計工作接近於演算法的軟體撰寫，使得電路設計流程加快同時更具彈性，此外也把傳統的邏輯設計導向了高階系統層級的電路設計方向，工程師可以直接針對電路的功能性進行設計而不需碰觸實體元件特性。這種發展趨勢不但加快了硬體開發的速度，使得產業界電子相關商品研發週期大幅縮短，企業所需投入風險也隨之降低，而人類可貴的智慧產能也因此較以往更能夠專注於更高階層次的規格定義以及決策工作上。因此，在這種形式的產業變革下，使得投身設計工作的專業人員較未必侷限於電子科系的背景，任何工程相關應用背景的技術人員都可以透過硬體描述語言的學習而轉入數位電路設計產業。
課程內容 ：
1.Verilog HDL Overview
2.Simulation & Verification
3.Logic Design
4.State Machine Design
5.Synthesis Issue
6.Arithmetic Processors Design
7.FPGA Labs
8.Signal/Power Integrity
9.Digital System Integration
10.Final Project 師資介紹：
計畫主持人:台大電機系 吳安宇教授
參加對象：任職於相關產業之在職人員或有相關技術需求者。
課程費用：總計24,000元；政府補助12,000元；學員自付新台幣 12,000元
報名專線 02-23628136 及 02-23693661 轉分機 48 陳先生
- 新聞稿有效日期，至2006/07/14為止
聯絡人 ：陳先生
聯絡電話：02-23628136轉分機 48 陳先生
電子郵件：kcchen@tl.ntu.edu.tw
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