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產業動態 台積公司與新思科技合作推出針對 高效能運算平台之創新科技
頤德公關 本新聞稿發佈於2016/10/16,由發布之企業承擔內容之立場與責任,與本站無關

雙方合作內容包括針對高效能設計(High-Performance Designs)之 佈局與繞線優化(place-and-route optimization)創新技術

 
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(台北訊)新思科技(Synopsys)近日宣布,其與台積公司合作推出針對台積公司之高效能運算(High Performance Compute)平台之創新技術; 這些新技術是由新思科技與台積公司合作之7奈米製程Galaxy™ 設計平台的工具所提供。雙方共同開發的技術包括:通路銅柱(via pillar)、多源樹合成(TCS)和混合時脈網格(clock mesh),以及可配合關鍵網(critical net)上阻力及電阻的自動化匯流排繞線(automated bus routing)等功能。在這些新科技的支援下,台積公司與新思科技幫助晶片設計人員針對7奈米製程進行先進的高效能設計。

通路銅柱是一種透過減少通路電阻與提升電子遷移(electromigration)的強度來提高效能的新技術。Design Compiler Graphical 和IC Compiler II已將通路銅柱無縫融入其流程中,包括:在電路網表中插入通路銅柱、在虛擬繞線圖中模擬通路銅柱、通路銅柱的合理擺置(legalized placement),以及支援通路銅柱的細部繞線、萃取(extraction)和時序。IC Compiler II的多源CTS和混合時脈網格在關鍵網上插入通路銅柱之後,全域(global)與細部繞線再調整訊號繞線,以插置通路銅柱。IC Compiler II 可打造出具高客製化網格的低偏差與高效能的時脈設計,以及針對時脈進行自動H樹建置(H-tree creation)。此外,IC Compiler II也可搭配關鍵網的阻力及電阻,進行自動化的匯流排繞線,並且支援非預設(non-default)繞線和允許使用者設定層寬度(layer width)和間距(spacing)。

新思科技設計事業群產品行銷副總裁Bijan Kiani 表示:「新思科技在設計前段(front-end)到實體實作(physical implementation)的流程具備整合而專業的技術,而結合台積公司頂尖的製程科技,開發出輔助高效能設計的創新技術。藉由這些創新技術,我們的共同客戶將可創造最先進的高效能設計。」

台積公司設計基礎架構行銷事業部資深協理Suk Lee指出:「台積公司致力於協助半導體設計人員運用最新的製程科技來打造最快速的晶片,以符合現代晶片設計的高效能要求。因此,我們與新思科技密切合作,共同針對台積公司的HPC平台推出ASIC-based的設計流程(design flow)及方法論(methodology)。」

關於Synopsys
新思科技是專為開發電子產品及軟體應用的創新公司,也是提供「矽晶到軟體(Silicon to Software™)」解決方案的最佳合作夥伴。身為全球第15大的軟體公司,新思科技長期以來是全球電子設計自動化(EDA)和半導體IP領域的領導者,並發展成為提供軟體品質及安全測試的領導廠商。不論是針對開發先進半導體系統單晶片(SoC)的設計工程師,或正在撰寫應用程式且要求高品質及安全性的軟體開發工程師,新思科技都能提供所需的解決方案,以協助工程師完成創新、高品質並兼具安全性的產品。更多詳情請造訪:http://www.synopsys.com。

- 新聞稿有效日期,至2016/11/16為止


聯絡人 :Nancy
聯絡電話:27043024
電子郵件:nancy.chen@veda.com.tw

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