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近代超大型積體電路設計，進步至以硬體描述語言來作設計描述。本課程即為針對上述設計方法，對目前已成為國際標準之Verilog硬體設計語言以及相關數位邏輯電路設計，作一循序漸進式講述。講師係於Verilog以及相關自動合成技術有多年經驗之學者。本課程適合IC設計工程師，或擬從事IC設計者選修。 開課時間:2007年7月16日至8月1日 每週一及三 18:30~21:30，共計18小時。
開課大綱:
1. Introduction to HDL-Based Design Methodology
2. Fundamentals of Verilog Language
3. Combinational Logic Design and Modeling
4. Synchronous Logic Design and Modeling
開課講員:
周景揚 教授
現職:國立交通大學電子工程系教授
專長:電腦輔助設計、積體電路與系統、計算機結構
經歷:
1. 國家實驗研究院國家晶片系統設計中心主任
2. 美國電機電子工程師學會會士
3. 台灣積體電路設計學會理事長
4. 美國AT&T貝爾實驗室研究
5. 美國吉悌電信公司(GTE)中央實驗室資深研究員 ------------------------報名表-------------------------
欲報名者請填報名表傳真至(03)5711992 或Email至weihsinmei@mail.nctu.edu.tw 或網路報名請至http://submic.ee.nctu.edu.tw首頁之[開課報名]處報名或直接點選每門課之「我要報名」進行報名。 課程名稱：用Verilog硬體描述語言設計數位電路
開課時間：2007年7月16日至8月1日 每週一及三 18:30~21:30，共計18小時。
中文姓名：
英文姓名：
出生日期：民國 年 月 日
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部門：
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公司電話：
住宅或行動電話：
Email : (必填)
訓練負責人/部門/連絡電話/Email：(公司付費者必填)
最高學歷：
(1)請勾選最高學位 □博士 □碩士 □大學 □專科 □其他
(2)畢業學校名稱/科系名稱：
嬓費方式：請勾選□郵寄匯支票 □至培訓中心繳費 □上課當天現場繳費 繳費收據抬頭：(必填) 備註：
匯支票抬頭：「國立交通大學」
地址：新竹市300大學路1001號 工程四館312A室 電子系人才培訓中心 陳小姐
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ - 新聞稿有效日期，至2007/07/15為止
聯絡人 ：陳秋雲
聯絡電話：03-5731745
電子郵件：patty@faculty.nctu.edu.tw
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